MiniDAC 携手用户论如何应对IC设计新挑战

随着半导体工艺节点的不断演进，为工程师提出了各种各样而且是越来越艰巨的挑战。例如，不断降低的功耗需求，不断提高的良率，以及越来越快的产品上市时间等。事实上，当前物理设计的复杂度已经远远超出了以前的几代芯片技术的程度。 如何应对这些艰巨的挑战？新思科技(Synopsys)日前在深圳——刚刚开始的亚洲miniDAC技术巡展暨SNUG2006年用户大会的第一站上，与ARM、本土厂商代表(如海思半导体)和来自各单位的数百位与会者进行了深入的探讨。

为低功率设计创造一个领先的设计环境 在这次大会上，新思科技特别联手ARM公司，以ARM公司的ARM9功率优化为实例，详细介绍了新思科技的功率设计工具的具体特点及各种实用技巧。据称，由于利用新思科技的设计平台，ARM9的功耗降低了15%，泄漏降低5%左右。

众所周知，虽然便携式设备存在电能有限的约束，但功能演进的步伐却一刻也没有停止过。另一方面，即便是一般电子设备，随着人们到资源节约型社会的过渡，也对电能的消耗提出了越来越严的约束。所有这些都相应对半导体设计提出了越来越苛刻的要求。

如今，设计界提出了许多设计技术，来应对各方面提出的挑战。包括：多电压阈值的电压岛、电压阈值的动态管理、采用多时钟、动态控制部分功能区的运行速率、降低泄漏电流等。

但是，所有这些措施都对设计环境带来了艰巨的挑战。当采用多电压阈时，多电压岛使得信号的完整性分析问题大大复杂化，并且还为芯片内电源及功能区的合理布局带来问题。因为用不同的Vdd岛和电压工作于芯片，究竟该在哪个工作点进行时序分析？这的确是一个难题，因为传统的静态时序分析工具是基于单拐点的。现在需要的是那些能处理各种不同电压、温度和工艺变异的仿真工具。另外，漏电流在逐步升级的小工艺节点上也面临很大问题。

基于这些挑战，新思科技提供了业内领先的门级分析工具——Design Power。在该工具中，可以根据门级网表和用户自定义的反转率等各种指标，来估计设计对象的漏电流等各种损耗。工具支持多时钟、层次化设计，支持多电压域和多阈值的动态管理，支持各时钟或各模块乃至各功能区的运行速度的动态管理。工具中的Power Complier与Design Complier一道，可以在完成面积和速度优化的同时，完成功率优化。 本土厂商相互分享设计经验 在这次巡回展的深圳站上，深圳的海思半导体和力合电子这两家本土厂商还获得了优秀设计论文奖。数家用户畅谈了利用新思科技的仿真平台开发产品的经验。

海思半导体的夏晶工程师介绍了该公司利用新思科技的VMT(verification modeling)技术开发的VIP(verification IP)平台加速SoC芯片的流程经验。 该公司的这款芯片为中等规模，门数量也已超过百万，属消费类SoC。芯片的一个显著特点就是IP比较多，有来自公司不同部门的，也有来自其他公司的。以ARM9处理器为核心，DSP为协处理器，业务块较多，另外，还有多达十几种的丰富接口类型。还有一个苛刻的要求就是验证时间非常短。

由于芯片的复杂性，必需有一个快速的仿真环境来确定系统的性能。新思科技的VIP提供的AMBAUSBPCI等总线协议BFM和Monitor模型，较好地满足了使用要求，并达到了较好的实际效果。

这位工程师还特别提到，VIP作为一个开放的货架式BFM模式，具有丰富的指令并易于调用各种激励函数，方便地调用和封装。VIP Monitor具有完整严密的总线监测性能，为验证的结果提供了很大的信心保障。

但夏晶也坦言，由于cache的存在，使得CPU的仿真还存在一些困难。故不得不采用一些迂回的方式。

另外，重庆重邮信科股份有限公司3G研究所利用新思科技的RVM搭建了TD-SCDMA终端SoC芯片的高效验证平台。据介绍，利用新思科技的VERA验证工具和RVM验证方法学所搭建的验证平台，为公司这款芯片提供了充分的前端验证，确保了芯片的功能正确性。

该研究所利用新思科技的平台中，采用分层的架构，并结合RVM搭建验证平台，平台上利用了模块级验证方法。通过设计合理的模块验证文档，以及根据模块的功能和协议栈标准来编写Generator、Transactor等模块，并根据验证文档编写相应的测试例。在验证过程中完全采用约束随机测试和功能覆盖率驱动技术。从而提高了验证效率，大大缩短了芯片的开发周期。 实际上，该研究所的这款芯片正是第一颗基于130nm工艺的TD-SCDMA手机芯片——“通芯一号”。借助于新思科技的验证平台，保证了芯片的研制成功，并达到了世界领先水平，当然也将促进3G的手机的商业化。

为良率的提高提供新型一体化工具 在这次大会上，新思科技的总裁陈志宽先生宣布，公司为EDA用户带来了一款新工具——Prime Yield。 在半导体设计中，可制造性设计的重要性随着工艺节点的演进变得越来越突出。因为对于小节点而言，任何工艺变异都会对产品的生产带来致命的影响。所以，设计师需了解工艺变异窗，他们需要来自半导体代工厂的、经过优化的、含有制造参数的库。为了解决这个问题，新思科技最近推出了专门用于良率改进的DFM工具。

新思科技的DFM工具覆盖线路很长，从最初的RTL一直延伸到晶圆厂，是业界比较完备的DFM工具。该工具主要包括： IC Compiler物理设计系统。IC Compiler集物理综合、时钟树综合、布线、成品率优化和签核修正于一体，能够达成很高的设计性能和设计生产率。作为主要特点之一，成品率设计（DFY）将业界首项应用于成品率降低防止和纠正的技术创新加入Galaxy设计平台。在IC Compiler中，这些DFY创新能够实现针对成品率、时序、面积、功耗、可布通性和信号完整性进行并发地优化。 PrimeYield LCC平版印刷符合性检查； PrimeYield CMP化学机械研磨； PrimeYield CAA关键模块区域分析等。

另外，新思科技还提出了虚拟IC工厂的概念。此概念是建立在SenTaurus-WorkBench之上的。它集成了Synopsys TCAD各模拟工具的图形前端集成环境。用户可以通过图形界面来进行半导体研究及其制备中工艺模拟和器件仿真的设计、组织和运行。 SenTaurus-WorkBench自动地管理信息流。用户可以使用数学和逻辑表达公式动态地预先处理模拟输入。SenTaurus-WorkBench包括一个图形化的流程模拟编辑工具，它使得用户可以轻易地建立IC工艺流程以便TCAD进行仿真。该虚拟工厂实现了优化IC制造工艺，缩短产品开发周期和上市时间，令设计更符合制造的要求以便最大限度的提高产量。 通过上述工具集，实现了设计领域与制造环节之间的联结，可以实现全方位的良率诊断，通过制造加速实现了无缝的流设计，最终加快了产品达到成品率要求的速度。通过更加精确的系统仿真和扫描链诊断，以及算法的微调，实现了整个系统精度的改善。通过提高光刻分辨率和降低掩膜成本而提高了成品率。据称，上述工具已经经过各种验证，完全可以用于65nm及以下节点的良率设计。